求一个verilog数字跑表程序

verilog没法产生时钟 要看你外部给时钟，比如外部给200hz时钟，你就写个2分频 module CRG( input clk_200, input rst_n, output clk_100 ); always @(posedge clk_200 or negedge rst_n) begin if(rst_n==1'b0) clk_100 <= 1'b0; else clk_100 <= ~clk_100;