1. 一个项目的输入输出端口是定义在VHDL程序的哪一部分完成的

（1） 输入输出端口 在 实体语句结构 实现 ENTITY 实体名 IS [GENERIC ( 类属表 ) ] [PORT ( 端口表 ) ] END ENTITY 实体名 （2）MAXPLUSII 是Altera的软件，现在最新是QuarusII 12 （3）MAXPLUSII支持Verilog，VHDL，AHDL（Altera提供的语言），原理图等输入方式 （4）PROCESS0进程结构；PROCESS（敏感变量表） （5）封装，你还是百度吧，太复杂 （6