用vhdl语言设计一个全加器
用vhdl语言设计一个全加器
日期：2017-09-01 14:13:53 人气：1
1位二进制全加器：
先做一个底层设计：
library ieee;
use ieee.std_logic_1164.all;
entity or2a is
port(a,b:in std_logic;
c:out std_logic):
end;
architecture one of or2a is
begin
c<=a or b;
end;
然后是顶层设计
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY f_ad