Error (10106): Verilog HDL Loop error at sorting4.v(13): loop must terminate within 5000 iterations

Verilog 这个语言有两个部分，一部分是可综合的用来生成电路，一部分是不可综合的用来写testbench（测试脚本）。你贴的程序是不能综合的那部分，是testbench。不能综合的那部分非常的接近C语言，适合写测试文件。
我在网上看了一下，你是参考的《基于Verilog HDL设计的多功能数字钟》这篇论文
你贴的这部分代码是modelsim调用的仿真测试文件，不是用来综合的。
文献中“测