怎样用Verilog实现4选1数据选择器

4选1数据选择器使用两位地址码A1A2生成4个地址信号，A1A2等于“00”、“01”“10““11”来选择输出。输入信号：四个数据源d0、d1、d2、d3。两位地址码a［1．．0］；使能端g。输出信号：输出选择则端y。 真值表如下： 程序代码： modolemux4（y，d0，d1，d2，d3，g，a） outputy inputd0、d1、d2、d3 inputg input［1：0］a wirenotal，nota0，x1，x2，x3，x4 not（notal，