用vhdl文本设计8位全加器？是不是先写半位全加器和全加器的文本，然后设计8

是的，可以先写出半加器和全加器，然后在组合成八位全加器 半加器描述： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY H_ADDER IS PORT (A, B : IN STD_LOGIC; CO, SO : OUT STD_LOGIC ); END ENTITY H_ADDER; ARCHITECTURE FH1 OF H_ADDER IS BEGIN SO <= NOT (A XOR (NOT B));