求解释 一个简单的四位数字频率计verilog hdl程序。 王金明那本书上的

三条程序那么多，我就没空解释那么多了我帮你解释下第一条的，你慢慢琢磨其他的，等你成熟了之后你会发现这个东西不难的。 module fre_ctrl(clk,rst,count_en,count_clr,load); output count_en,count_clr,load; input clk,rst; reg count_en,load; always @(posedge clk) //这个是上升沿触发 begin if(rst) begin count_en=0;