VHDL编加法器，没有错误，但仿真结果出不来，各位大侠帮帮忙，小女子不胜感激~~~~

library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.std_logic_arith.all; entity Add IS port( clk : in std_logic; a:in std_logic_vector(3 downto 0); b:in std_logic_vector(3 downto 0); sum:out std_logic_ve