怎么用VHDL设计一位全加器啊？急急急！求程序！

一位全加器源代码如下： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.std_logic_arith.all; entity bit1adder is port( a,b,ci:in std_logic; s,co:out std_logic );