VHDL设计4选1数据选择器
VHDL设计4选1数据选择器
日期:2010-11-15 08:49:11 人气:1
library ieee;
use ieee.std_logic.1164.all;
entity mux4_1 is
port ( d : in std_logic_vector( 3 downto 0 );
s : in std_logic_vector( 1 downto 0 );
y : out std_logic);
end mux4_1;
architecture one of mux4_1 is
begin
Y